گیت های منطقی + مدار داخلی آن ها

 بررسی جامع ساختارهای گیت‌های منطقی: ستون فقرات دنیای دیجیتال

مدار داخلی گیت های منطقی قبل از هر مطلب باید به مفهوم 0 و 1 و مفوم سئویچنگ در ترانزیستور آشان شوید برای آشانیی بیشتر حتما لینک آموزش سئوچینگ ترانزیستور را مطالعه کنید.

در قلب تپنده‌ی هر دستگاه دیجیتالی، از ساده‌ترین ماشین‌حساب‌ها گرفته تا ابرکامپیوترهای مجهز به هوش مصنوعی، میلیون‌ها و بلکه میلیاردها کلید مینیاتوری (با ترانزیستور) به نام «گیت منطقی» (Logic Gate) نهفته است.

این گیت‌ها که بر اساس جبر بولین کار می‌کنند، الفبای دنیای دیجیتال هستند. اما «زیر پوست» این گیت‌ها چیست؟ چگونه یک گیت AND یا NOT واقعاً در سطح فیزیکی و با استفاده از ترانزیستورها ساخته می‌شود؟

پاسخ در «خانواده‌های منطقی» (Logic Families) و ساختارهای ترانزیستوری نهفته است. انتخاب ساختار مناسب، یک مصالحه مهندسی پیچیده است که تأثیری مستقیم بر سرعت، مصرف توان، نویزپذیری، مساحت تراشه و در نهایت، هزینه‌ی تمام‌شده‌ی یک محصول دارد. با کوچک‌تر شدن ابعاد ترانزیستورها طبق قانون مور (Moore’s Law) و ورود به عصر طراحی VLSI، درک این ساختارها از اهمیت حیاتی برخوردار شده است.

در این مقاله، ما سفری عمیق به درون این ساختارها خواهیم داشت و مهم‌ترین خانواده‌های منطقی، از کلاسیک تا مدرن، را بررسی می‌کنیم.

 منطق مبتنی بر ترانزیستورهای MOS (قبل از CMOS)

قبل از دوران سلطنت مطلق CMOS، طراحان از ساختارهایی استفاده می‌کردند که تنها بر یک نوع ترانزیستور MOS (N-channel یا P-channel) متکی بودند.

منطق PMOS

این خانواده که در پردازنده‌های اولیه‌ای مانند Intel 4004 استفاده شد، تماماً بر ترانزیستورهای pMOS متکی بود. منطق PMOS به دلیل سادگی ساخت در آن زمان محبوب بود. اما یک ضعف اساسی داشت: ترانزیستورهای pMOS برای هدایت، از «حفره‌ها» (Holes) به جای «الکترون‌ها» استفاده می‌کنند. تحرک‌پذیری (Mobility) حفره‌ها به مراتب کمتر از الکترون‌ها است، که این امر منجر به کندتر بودن ذاتی گیت‌های PMOS نسبت به NMOS می‌شد.(مهم )

منطق NMOS

با پیشرفت فناوری ساخت، منطق NMOS به دلیل سرعت بالاتر (ناشی از تحرک‌پذیری بالای الکترون‌ها) به سرعت جایگزین PMOS شد. در این خانواده، شبکه‌ی منطقی (که عملیات را پیاده‌سازی می‌کند) تماماً از ترانزیستورهای nMOS ساخته می‌شد. اما چالش اصلی، بخش «بار» (Load) یا «بالا-کش» (Pull-up) بود.

دو روش متداول برای بار در NMOS وجود داشت:

1. بار مقاومتی (Resistive Load): استفاده از یک مقاومت فیزیکی. این روش ساده بود اما فضای زیادی روی تراشه اشغال می‌کرد و اتلاف توان بالایی داشت.
2. بار ترانزیستوری (Depletion-mode Load): راه‌حل بهتر، استفاده از یک ترانزیستور nMOS از نوع “Depletion” بود که گیت آن به سورس متصل می‌شد تا همیشه در حالت «روشن» (به عنوان یک منبع جریان تقریبی) عمل کند. این روش چگالی (Density) بهتری نسبت به بار مقاومتی داشت.

مشکل اصلی NMOS: بزرگترین ضعف منطق NMOS، مصرف توان استاتیک بود. هنگامی که خروجی در سطح منطقی «پایین» (0) بود (یعنی شبکه‌ی nMOS پایین‌کش روشن بود)، یک مسیر مستقیم از VDD (منبع تغذیه) به زمین (GND) از طریق ترانزیستور بار و شبکه‌ی منطقی برقرار می‌شد. این جریان دائمی (معروف به IDD static) منجر به اتلاف دائمی انرژی و تولید گرمای شدید می‌شد. این مشکل، مقیاس‌پذیری (Scaling) تراشه‌ها را به شدت محدود می‌کرد.

 گیت CMOS : پادشاه بلامنازع

اغلب وقتی امروز از گیت منطقی صحبت می‌کنیم، منظورمان CMOS (Complementary Metal-Oxide-Semiconductor) است.

کلمه‌ی «Complementary» یا «مکمل» کلید اصلی درک این فناوری انقلابی است.

در CMOS، هر گیت از دو بخش کاملاً مکمل تشکیل شده است:

1. شبکه پایین‌کش (Pull-Down Network – PDN): این بخش تماماً از ترانزیستورهای nMOS ساخته شده است. وظیفه‌ی آن اتصال خروجی به زمین (GND) یا سطح منطقی 0 است.
2. شبکه بالا-کش (Pull-Up Network – PUN): این بخش تماماً از ترانزیستورهای pMOS ساخته شده است. وظیفه‌ی آن اتصال خروجی به منبع تغذیه (VDD) یا سطح منطقی 1 است.

جادوی CMOS: طراحی شبکه‌های PDN و PUN به گونه‌ای است که «دوگان» (Dual) یکدیگر هستند و در هر لحظه‌ی پایدار (زمانی که ورودی‌ها ثابت هستند)، دقیقاً یکی از این دو شبکه فعال (روشن) و دیگری غیرفعال (خاموش) است.

• اگر خروجی 1 باشد: شبکه‌ی PUN روشن و PDN خاموش است.
• اگر خروجی 0 باشد: شبکه‌ی PDN روشن و PUN خاموش است.

نتیجه چیست؟ عدم وجود مسیر مستقیم از VDD به GND در حالت پایدار. این به معنای مصرف توان استاتیک تقریباً صفر است. CMOS تنها در لحظه‌ی کوتاه تغییر وضعیت (Transition) ورودی‌ها، زمانی که هر دو شبکه برای کسری از ثانیه (چند ده پیکوثانیه) همزمان نیمه‌رسانا هستند، توان قابل توجهی مصرف می‌کند (که به آن توان دینامیک می‌گویند).

این مزیت انقلابی (مصرف توان استاتیک صفر)، CMOS را به انتخاب اول برای تقریباً تمام مدارهای دیجیتال مدرن، از پردازنده‌های کم‌مصرف موبایل تا پردازنده‌های پرقدرت سرور، تبدیل کرده است.

مثال: گیت NAND و NOR در CMOS

درک ساختار CMOS با دیدن مثال‌های فراتر از اینورتر، کامل‌تر می‌شود:

• گیت NAND (ورودی A و B):
  • PDN (nMOS): برای اینکه خروجی 0 شود، A و B باید 1 باشند. منطق “AND” در nMOS به معنای اتصال سری است. پس دو ترانزیستور nMOS به صورت سری قرار می‌گیرند.
  • PUN (pMOS): شبکه‌ی pMOS باید دوگان nMOS باشد. سری در nMOS معادل موازی در pMOS است. پس دو ترانزیستور pMOS به صورت موازی به VDD متصل می‌شوند.
• گیت NOR (ورودی A و B):
  • PDN (nMOS): برای اینکه خروجی 0 شود، A یا B باید 1 باشند. منطق “OR” در nMOS به معنای اتصال موازی است.
  • PUN (pMOS): دوگانِ موازی، سری است. پس دو ترانزیستور pMOS به صورت سری به VDD متصل می‌شوند.

گیت های منطقی با COMOS

معایب CMOS: علیرغم برتری، CMOS چالش‌های خود را دارد. اول اینکه به 2N ترانزیستور (N = تعداد ورودی) نیاز دارد (در حالی که NMOS به N+1 ترانزیستور نیاز داشت)، که منجر به مساحت بیشتر می‌شود. دوم، پدیده‌ای به نام Latch-up است؛ یک اتصال کوتاه مخرب بین VDD و GND که به دلیل وجود ساختارهای (Parasitic) تریستور-مانند در بستر سیلیکون رخ می‌دهد و می‌تواند تراشه را بسوزاند.

 (Pass Transistor Logic – PTL)

یک رویکرد کاملاً متفاوت، استفاده از ترانزیستورها به عنوان کلیدهایی برای «عبور دادن» سیگنال است. به جای اتصال خروجی به VDD یا GND، در PTL ورودی مستقیماً به خروجی متصل می‌شود (یا نمی‌شود).

• مزایا: برای ساخت مدارهایی مانند مالتی‌پلکسرها (MUX) یا گیت‌های XOR بسیار بهینه است و به تعداد ترانزیستورهای بسیار کمتری نیاز دارد. یک MUX 2-to-1 را می‌توان تنها با دو ترانزیستور ساخت.
• معایب:
  1. تخریب سطح ولتاژ (Voltage Degradation): یک ترانزیستور nMOS در عبور دادن ولتاژ (VDD) ضعیف عمل می‌کند. خروجی آن به اندازه‌ی یک ولتاژ آستانه (Vth) افت می‌کند (خروجی (VDD – Vth)می‌شود)
  2. تخریب مشابه در pMOS: ترانزیستور pMOS در عبور دادن ‘0’ (GND) ضعیف است و خروجی آن Vthp می‌شود.

راه‌حل:  (Transmission Gate – TG)

راه‌حل طلایی برای مشکل PTL، استفاده از  (TG) است. TG یک کلید تقریباً ایده‌آل است که از اتصال موازی یک ترانزیستور nMOS و یک ترانزیستور pMOS تشکیل شده است.

• ورودی nMOS به سیگنال کنترل (مثلاً CLK) و ورودی pMOS به معکوس آن (CLK_bar) متصل می‌شود.
• هنگام عبور ‘1‘: nMOS ضعیف عمل می‌کند، اما pMOS به صورت قوی ‘1’ را عبور می‌دهد.
• هنگام عبور ‘0‘: pMOS ضعیف عمل می‌کند، اما nMOS به صورت قوی ‘0’ را عبور می‌دهد.

نتیجه یک کلید عالی است که سیگنال را بدون تخریب سطح ولتاژ عبور می‌دهد و ستون فقرات بسیاری از مدارهای دیجیتال (مانند فلیپ-فلاپ‌ها، رجیسترها و MUX ها) است.

 خانواده‌های منطق دینامیک (Dynamic Logic)

در کاربردهایی که «سرعت» حرف اول را می‌زند (مانند مسیرهای بحرانی پردازنده‌های با کارایی بالا)، منطق CMOS استاتیک ممکن است به اندازه‌ی کافی سریع نباشد. چرا؟ بخش بزرگی از تأخیر گیت CMOS مربوط به شبکه‌ی pMOS (PUN) است که به دلیل تحرک‌پذیری پایین حفره‌ها، ذاتاً کندتر و بزرگتر از شبکه‌ی nMOS است.

ایده‌ی اصلی در منطق دینامیک، حذف شبکه‌ی pMOS مزاحم در فاز محاسباتی و استفاده از یک سیگنال «ساعت» (Clock) برای هماهنگ‌سازی عملیات در دو فاز است:

1. فاز پیش-شارژ (Pre-charge): زمانی که Clock پایین است (CLK=0)، یک ترانزیستور pMOS (به نام “Pre-charge transistor”) روشن شده و خروجی گیت (که معمولاً یک خازن است) را به سرعت شارژ کرده و به سطح VDD یا ‘1’ می‌برد. شبکه‌ی nMOS در این فاز توسط یک ترانزیستور “Footer” (که به CLK متصل است) از زمین جدا شده و خاموش است.
2. فاز ارزیابی (Evaluate): زمانی که Clock بالا می‌رود (CLK=1)، ترانزیستور pMOS پیش-شارژ خاموش می‌شود و ترانزیستور Footer روشن می‌شود. اکنون شبکه‌ی منطقی nMOS بر اساس ورودی‌ها تصمیم می‌گیرد.
   • اگر مسیر به زمین در شبکه‌ی nMOS برقرار شود، خازن خروجی به سرعت دشارژ شده و خروجی 0 می‌شود.
   • در غیر این صورت، خازن شارژ خود را حفظ کرده و خروجی ‘1’ باقی می‌ماند.

• مزایا: بسیار سریع‌تر از CMOS استاتیک، زیرا بار خازنی ورودی کمتر است (فقط nMOS ها) و در فاز ارزیابی، رقابتی بین شبکه‌ی بالا-کش و پایین‌کش وجود ندارد.
• معایب: پیچیدگی طراحی بالا، نیاز به سیگنال Clock، و مشکلات اساسی مانند:
  • نشت بار (Charge Leakage): خروجی ‘1’ در واقع بار ذخیره شده روی یک خازن “شناور” است. اگر فاز ارزیابی بیش از حد طول بکشد (فرکانس ساعت پایین باشد)، این بار نشت کرده و ‘1’ به ‘0’ کاذب تبدیل می‌شود.
  • اشتراک بار (Charge Sharing): اگر نودهای داخلی در شبکه‌ی nMOS در فاز قبلی دشارژ شده باشند، در فاز ارزیابی ممکن است بار را از خازن خروجی “بدزدند” و باعث افت ولتاژ ناخواسته در خروجی شوند.

 Domino (Domino Logic)

Dynamic Logic یک مشکل اساسی دارد: نمی‌توان خروجی یک گیت دینامیک را مستقیماً به ورودی گیت دینامیک بعدی داد. چرا؟ چون در فاز پیش-شارژ، همه‌ی خروجی‌ها 1 می‌شوند و این ممکن است باعث دشارژ اشتباهی گیت‌های بعدی در فاز ارزیابی شود.

راه حل: منطق Domino

یک گیت Domino از دو بخش تشکیل شده است:

1. یک گیت دینامیک استاندارد (با شبکه‌ی nMOS).
2. یک اینورتر (Inverter) استاتیک در خروجی آن.

چگونه کار می‌کند؟ در فاز پیش-شارژ، خروجی گیت دینامیک 1 می‌شود، بنابراین خروجی اینورتر (خروجی نهایی گیت Domino) می‌شود. در فاز ارزیابی، اگر گیت دینامیک 1 بماند، خروجی نهایی 0 می‌ماند. اگر گیت دینامیک 0 شود (تخلیه شود)، خروجی نهایی 1 می‌شود.

نکته‌ی کلیدی این است که در طول فاز ارزیابی، خروجی گیت Domino فقط می‌تواند از 0 به 1 تغییر کند (یا 0 بماند). هرگز از 1 به 0 نمی‌رود.

این ویژگی، امکان «زنجیر کردن» (Cascading) گیت‌های Domino را فراهم می‌کند. درست مانند قطعات دومینو که یکی پس از دیگری می‌افتند، گیت‌های Domino نیز با شروع فاز ارزیابی، یکی پس از دیگری (از 0 به 1) تغییر وضعیت می‌دهند.

• مزایا: حل مشکل زنجیره‌سازی منطق دینامیک و حفظ سرعت بالای آن. بسیار محبوب در طراحی ALU ها و مسیرهای داده پرسرعت.
• معایب: همچنان به نشت بار و اشتراک بار حساس است و مهم‌تر از آن، ذاتاً غیرمعکوس‌کننده (Non-inverting) است. پیاده‌سازی منطق‌های پیچیده که نیاز به معکوس‌سازی دارند، با چالش همراه است.
• اضافه شدن دو ترانزیستور PMOS و NMOS در هر طبقه برای نات کردن هر طبقه (با این حال نسبت به روش NP-CMOS سرعت بیشتر است).

 NP-CMOS (Zipper) و NORA

مشکل بزرگ منطق Domino، همانطور که گفته شد، غیرمعکوس‌کننده بودن آن است. اگر در یک زنجیره‌ی منطقی نیاز به یک گیت معکوس‌کننده (مانند NAND یا NOR) داشته باشیم، نمی‌توانیم از خروجی مستقیم گیت Domino استفاده کنیم و باید یک اینورتر استاتیک اضافه کنیم که باعث کاهش سرعت می‌شود.

منطق NP-CMOS (که به آن Zipper CMOS هم گفته می‌شود) و خانواده‌ی نزدیک به آن NORA (No-Race)، راه‌حل‌هایی برای این مشکل ارائه می‌دهند.

ایده‌ی اصلی: به جای اینکه فقط از گیت‌های دینامیک مبتنی بر nMOS (مانند Domino) استفاده کنیم، می‌توانیم به صورت متناوب از دو نوع گیت دینامیک استفاده کنیم:

1. بلوک منطق-N (N-Logic): شبیه به گیت دینامیک استاندارد که با شبکه‌ی nMOS ارزیابی می‌کند (زمانی که CLK=1 است).
2. بلوک منطق-P (P-Logic): یک گیت دینامیک «معکوس» که شبکه‌ی منطقی آن از pMOS ساخته شده و در فاز پیش-شارژ (CLK=0) ارزیابی می‌شود (و در CLK=1 پیش-دشارژ می‌شود).

یک زنجیره‌ی منطقی NP-CMOS یا NORA، از یک گیت N-Logic و سپس یک گیت P-Logic (یا برعکس) تشکیل شده است که توسط سیگنال‌های ساعت مخالف (CLK و CLK_bar) کنترل می‌شوند تا یک حالت «پایپ‌لاین» (Pipeline) ایجاد کنند و از بروز «وضعیت رقابتی» (Race Condition) جلوگیری کنند (از این رو نام NORA یا “No-Race” انتخاب شده است).

• مزایا:
  • انعطاف‌پذیری بسیار بالا در طراحی، زیرا امکان پیاده‌سازی منطق‌های معکوس‌کننده و غیرمعکوس‌کننده به صورت دینامیک فراهم می‌شود.
  • پتانسیل سرعت حتی بالاتر از Domino در زنجیره‌های منطقی پیچیده، به دلیل حذف اینورترهای استاتیک میانی.
• معایب:
  • بسیار پیچیده: طراحی و زمان‌بندی (Timing) این مدارها به شدت دشوار است.
  • حساسیت شدید به Clock Skew: کوچکترین اختلاف زمانی بین رسیدن سیگنال CLK و CLK_bar به گیت‌های مختلف می‌تواند منجر به خطاهای فاجعه‌بار (Race Condition) و عملکرد نادرست مدار شود.
  • به همین دلایل، با وجود سرعت بالقوه، استفاده از آن بسیار تخصصی و محدودتر از Domino است.
  • استفاده از ترانزیستور pMos باعث میشود حفره ها در ساختار شرکت کنند که باعث افت سرعت نسبت به روش قبل میشود.

 Pseudo-NMOS

این ساختار، تلاشی برای ترکیب چگالی بالای NMOS با فناوری ساخت CMOS بود. در این منطق، شبکه‌ی پایین‌کش (PDN) مانند CMOS از nMOS ساخته می‌شود، اما شبکه‌ی بالا-کش (PUN) تنها از یک ترانزیستور pMOS تشکیل شده که گیت آن به زمین (GND) متصل است.

این ترانزیستور pMOS همیشه روشن است و به عنوان یک مقاومت یا بار فعال عمل می‌کند (مانند بار Depletion در NMOS).

• مزایا: سریع‌تر از CMOS استاتیک (چون بار خازنی ورودی کمتر است) و برای گیت‌هایی با ورودی‌های بسیار زیاد (Wide-NOR) مانند خطوط کلمه در حافظه‌های ROM یا PLA ها بسیار عالی است.
• معایب: مصرف توان استاتیک! دقیقاً مانند NMOS، وقتی خروجی 0 است، مسیری از VDD به GND از طریق pMOSِ همیشه روشن و شبکه‌ی nMOS وجود دارد.

 BiCMOS

این خانواده، بهترین‌های دو دنیا را ترکیب می‌کند: منطق CMOS برای پردازش (مصرف توان پایین، چگالی بالا) و ترانزیستورهای دوقطبی (BJT) برای بخش‌های خروجی یا درایورها.

ترانزیستورهای BJT قابلیت «هدایت جریان» (Current Driving) بسیار بالاتری نسبت به MOSFET دارند.

• مزایا: توانایی راه‌اندازی بارهای خازنی سنگین (مانند پین‌های خروجی تراشه یا باس‌های طولانی) با سرعت بسیار بالا.
• معایب: فرایند ساخت بسیار پیچیده‌تر و گران‌تر (چون هم به ماسک‌های CMOS و هم BJT نیاز دارد). این فناوری در دهه‌ی 90 میلادی بسیار محبوب بود اما با بهبود عملکرد ترانزیستورهای CMOS در فناوری‌های جدیدتر، استفاده از آن کمرنگ‌تر شد.

 Dual-Threshold CMOS و Multi-Vt Design

در فناوری‌های جدید سیلیکونی، استفاده از ترانزیستورهایی با ولتاژ ترشولد  (Vt متغیر) باعث شده طراح بتواند بین سرعت و توان بهینه‌سازی انجام دهد.
مزایا:

• مصرف انرژی کمتر

• کنترل بهتر نشتی در فرآیندهای ۷ nm و ۵ nm
  کاربرد: در تراشه‌های موبایل، FPGAها و میکروکنترلرهای مدرن (STM32H7 و Snapdragon 8 Gen 3 و…)

جمع‌بندی: جدول مقایسه و نگاه به آینده

انتخاب ساختار گیت منطقی یک مصالحه‌ی مهندسی است و «بهترین» خانواده وجود ندارد، بلکه «مناسب‌ترین» خانواده برای کاربرد خاص وجود دارد.

امروزه، حتی در حالی که CMOS استاتیک بر دنیای دیجیتال حکمرانی می‌کند، طراحان پردازنده به صورت هوشمندانه از ترکیبی از این خانواده‌ها استفاده می‌کنند. آن‌ها 90% تراشه را با CMOS استاتیک (برای صرفه‌جویی در توان)، مسیرهای بحرانی و ALU را با منطق Domino (برای سرعت)، و رجیسترها و MUX ها را با گیت‌های انتقالی (Transmission Gates) طراحی می‌کنند.

و در نهایت، با ورود به عصر نانومتری و فناوری‌هایی مانند FinFET و GAA (Gate-All-Around)، خودِ ترانزیستورها در حال سه‌بعدی شدن هستند، اما اصول اساسی منطق CMOS که در اینجا بحث شد – استفاده از یک شبکه‌ی مکمل بالا-کش و پایین‌کش – همچنان ستون فقرات دنیای دیجیتال باقی مانده است.

در دوره آموزش تعمیرات موبایل شیراز، شناخت معماری‌های CMOS مدرن اهمیت زیادی دارد چون اکثر آی‌سی‌های تغذیه و کنترل توان از فناوری NP-CMOS یا Dual-Vt CMOS استفاده می‌کنند.
در آموزش رباتیک شیراز ، طراحی برد با آردوینو و آموزش طرای برد با ARM نیز یادگیری ساختار Domino Logic و NORA برای درک بهتر عملکرد پردازنده‌های ربات‌های هوشمند ضروری است.